Aller au menu Aller au contenu
L'école d'ingénieur en systèmes avancés et réseaux

> Formation > 1er Cycle

Conception d'architectures numériques complexes sur cible FPGA - 4AMCE410

A+Augmenter la taille du texteA-Réduire la taille du texteImprimer le documentEnvoyer cette page par mail Partagez cet article Facebook Twitter Linked In Google+ Viadeo
  • Volumes horaires

    • CM : 12.0
    • TD : 6.0
    • TP : 9.0
    Crédits ECTS : 2.5

Objectifs

A la fin du cours, l'étudiant sera capable de concevoir en VHDL un système numérique complexe sur composants reconfigurables (CPLD ou FPGA).

Contact Vincent BEROULLE

Contenu

Chapitres du cours

  1. Introduction
    1. Pourquoi utiliser les composants reprogrammables ?
    2. Flot de conception
    3. Signal vs. variable
  2. Conception de systèmes synchrones et GALS
    1. Conception de systèmes GALS
    2. Métastabilité et transmission de signaux entre domaines d'horloge
  3. Méthodes de synthèse RTL
    1. Directives de synthèse (partage de ressources, choix du codage...)
    2. Conception régulière
    3. Conception aléatoire (description de machines à états)
    4. Conception RTL : de l'algorithme à l'ASMD
  4. Traitement du signal sur FPGA

Travaux pratiques

  1. Application de la méthode de conception RTL sur cible Xilinx (Spartan3E)


Prérequis

Simulation et synthèse logique VHDL, architecture des composants reconfigurables (CPLD, FPGA), opérateurs arithmétiques, machines à états (Moore, Mealy), architecture des ordinateurs, langage C

Contrôles des connaissances

E1 = Examen terminal de session 1 : Ecrit 1h30, un seul document autorisé "VHDL quick reference card", sans calculatrice
TP = Moyenne des 2 TP
CC = Moyenne de contrôle continu (devoirs surveillés, devoir à la maison)
E2 = Examen terminal de session 2 : Ecrit 1h30, un seul document autorisé "VHDL quick reference card", sans calculatrice



Informations complémentaires

Cursus ingénieur->Filière IR->Semestre 3
Cursus ingénieur->Filière EIS->Semestre 3

Bibliographie

RTL Hardware design using VHDL, coding for efficiency, portability and scalability, Pong. P. CHU, WILEY INTERSCIENCE

A+Augmenter la taille du texteA-Réduire la taille du texteImprimer le documentEnvoyer cette page par mail Partagez cet article Facebook Twitter Linked In Google+ Viadeo

mise à jour le 25 juin 2015

Grenoble INP Institut d'ingénierie Univ. Grenoble Alpes