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L'école d'ingénieur en systèmes avancés et réseaux

> Formation > 1er Cycle

Vérification et Test de circuits sécurisés - 5AMSE515

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  • Volumes horaires

    • CM : 24.0
    • TD : 12.0
    • TP : 18.0
    Crédits ECTS : 5.0
  • Responsables : David HELY, Vincent BEROULLE

Objectifs

Être capable de vérifier la conception, de tester la fabrication et d'analyser la sécurité d'un système embarqué, puis de mettre en œuvre des attaques matérielles et de proposer des contre-mesures

Contact David HELY, Vincent BEROULLE

Contenu

  1. Vérification et test des systèmes numériques
    1. Introduction
      1. Contexte et problématique
      2. Vérification vs Test
      3. Norme DO-254
    2. Vérification des systèmes matériels
      1. Simulation
      2. Emulation & Prototypage
    3. Test matériel
      1. Défaillances et modèles de fautes
      2. Conception en vue du test et auto-test (DfT & BIST)
      3. Test des cartes (boundary scan)
  2. Modélisation HW/SW
    1. Contexte et tendances de la microélectronique
    2. Flot de conception des SoC
      1. Méthodologie de conception conjointe matérielle & logicielle (OVM, TLM)
      2. Conception sur plateforme virtuelle
    3. Introduction au langage de descriptions matériels de haut niveau (SystemC, Systemverilog)
      1. Rappel de notions de programmation orienté objet (classe, héritage, paramètres génériques)
      2. Introduction à SystemC
      3. Canaux de communication (Fifo, Mutex, Sémaphore)
      4. Modélisation TLM sous systemC
    4. Co-vérification de systèmes matériel & logiciel
      1. Contexte et définitions
      2. Méthodes de co-vérification : ISS, BFM, TLM, émulation
      3. Critères de choix
  3. Conception de systèmes embarqués sécurisés
    1. Rappels Cryptographie
    2. Attaques par canaux cachés et contremesures
    3. Attaques en fautes et contremesures
    4. Contrefaçons et protection de la propriété intellectuelle des circuits intégrés
    5. Chevaux de Troie matériels
    6. Architecture de processeurs sécurisés

Travaux pratiques

  • TP1 : Simulation VHDL & assertions PSL avec QuestaSim (Mentor GraphiCs)
  • TP2 : Simulation vs "prototypage et analyseur logique intégré" ChipScopePro (Xilinx)
  • TP3 : Test de mémoire sur carte FPGA (Xilinx)
  • TP4 : Utilisation des canaux de communication (Sémaphore, Mutex, Fifo) pour modéliser avec SystemC des composants matériels (appel mémoire, échange bus...)
  • TP5 : Attaques en fautes: Modélisation, campagne d'injection et Analyse
  • TP6 : Conception et évaluation d'une PUF


Prérequis

algorithmie, programmation C, programmation orientée objet.
électronique numérique, architecture des processeurs, synthèse logique, VHDL, FPGA
test logiciel (Oracle, couverture), programmation orientée objet

Contrôles des connaissances

E1 = Examen terminal de session 1 : Écrit de 3h00, un seul document autorisé "VHDL quick reference card", sans calculatrice
TP = Moyenne des TP
E2 = Examen terminal de session 2 : Écrit de 3h00, un seul document autorisé "VHDL quick reference card", sans calculatrice



Calendrier

Le cours est programmé dans ces filières :

  • Cursus ingénieur - Master MISTRE - Semestre 5
  • Cursus ingénieur - Filière EIS - Semestre 5
  • Cursus ingénieur - Filière EIS (Apprenti) - Semestre 5
cf. l'emploi du temps 2017/2018

Informations complémentaires

Cursus ingénieur->Master MISTRE->Semestre 5
Cursus ingénieur->Filière EIS->Semestre 5
Cursus ingénieur->Filière EIS (Apprenti)->Semestre 5

Bibliographie

  • Writing testbenches – functional verification of HDL models, Kluwer, Janick Bergeron
  • Comprehensive functional verification, Bruce Wile, Elsevier, 2005
  • A practical introduction to PSL, Cindy Eisner, Dana Fisman, Springer
  • Security and Embedded Systems, Vol. 2 by Dimitrios Nikilaou Serpanos (Editor), Ran Giladi, R. Giladi (Editor)

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mise à jour le 25 juin 2015

Grenoble INP Institut d'ingénierie Univ. Grenoble Alpes