Volumes horaires
- CM 12.0
- Projet -
- TD 6.0
- Stage -
- TP 9.0
- DS -
Crédits ECTS
Crédits ECTS 2.5
Objectif(s)
A la fin du cours, l'étudiant sera capable de concevoir en VHDL un système numérique complexe sur composants reconfigurables (CPLD ou FPGA).
Vincent BEROULLE
Contenu(s)
Chapitres du cours
- Introduction
- Pourquoi utiliser les composants reprogrammables ?
- Flot de conception
- Signal vs. variable
- Conception de systèmes synchrones et GALS
- Conception de systèmes GALS
- Métastabilité et transmission de signaux entre domaines d'horloge
- Méthodes de synthèse RTL
- Directives de synthèse (partage de ressources, choix du codage...)
- Conception régulière
- Conception aléatoire (description de machines à états)
- Conception RTL : de l'algorithme à l'ASMD
- Traitement du signal sur FPGA
Travaux pratiques
- Application de la méthode de conception RTL sur cible Xilinx (Spartan3E)
Simulation et synthèse logique VHDL, architecture des composants reconfigurables (CPLD, FPGA), opérateurs arithmétiques, machines à états (Moore, Mealy), architecture des ordinateurs, langage C
E1 = Examen terminal de session 1 : Ecrit 1h30, un seul document autorisé "VHDL quick reference card", sans calculatrice
TP = Moyenne des 2 TP
CC = Moyenne de contrôle continu (devoirs surveillés, devoir à la maison)
E2 = Examen terminal de session 2 : Ecrit 1h30, un seul document autorisé "VHDL quick reference card", sans calculatrice
Le cours est programmé dans ces filières :
- Cursus ingénieur - Filière EIS - Semestre 7
- Cursus ingénieur - Filière IR&C - Semestre 7
Code de l'enseignement : 4AMCE410
Langue(s) d'enseignement :
Le cours est rattaché aux structures d'enseignement suivantes :
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RTL Hardware design using VHDL, coding for efficiency, portability and scalability, Pong. P. CHU, WILEY INTERSCIENCE