Volumes horaires
- CM 24.0
- Projet -
- TD -
- Stage -
- TP 18.0
Crédits ECTS
Crédits ECTS 0.0
Objectif(s)
*Être capable de vérifier la conception, de tester la fabrication et d'analyser la robustesse de systèmes embarqués critiques et sécurisés*
Responsable(s)
Vincent BEROULLE
Contenu(s)
Cours/TD
*I Introduction
**A Contexte et problématique de la vérification et du test
**B Vérification vs Test
**C Exemple de la norme aéronautique DO-254
*II Vérification des systèmes matériels
**A Simulation
***a langages, simulateurs et niveaux d'abstraction
***b vérification boite noire/boite blanche
***c qualification de la vérification
***d mesure de la robustesse par simulation de fautes
***e écriture de testbench en VHDL (comportemental)
***f utilisation des assertions (OVL, PSL)
**B Vérification formelle
***a equivalence checking
***b property/model checking
**C Test matériel
***a défaillances et modèles de fautes matériels
***b conception en vue du test et auto-test (DfT & BIST)
***c test des cartes (boundary scan)
*III Co-vérification des systèmes matériel/logiciel (HW/SW)
**A Introduction
**B Partitionnement matériel/logiciel
***a objectifs
***b outils (accélérateurs matériels, synthèse de haut niveau, flot de conception système)
**C Co-développement matériel/logiciel
***a objectifs et problématiques
***b solutions (co-simulation, prototypage FPGA, prototypage virtuel)
**D Co-vérification matériel/logiciel
***a objectifs et solutions
Travaux pratiques
Projet 1 : Simulation VHDL & assertions PSL avec QuestaSim (Mentor GraphiCs)
Projet 2 : Co-vérification matériel/logiciel à base de prototypage virtuel
_algorithmie, programmation C, programmation orientée objet.
électronique numérique, architecture des processeurs, synthèse logique, VHDL, FPGA
test logiciel (Oracle, couverture), programmation orientée objet_
Contrôle des connaissances
E1 = Examen terminal de session 1 : Écrit de 1h30, un seul document autorisé "VHDL quick reference card", sans calculatrice
TP = Moyenne des notes de TP
E2 = Examen terminal de session 2 : Écrit de 1h30, un seul document autorisé "VHDL quick reference card", sans calculatrice
CC = Contrôle Continu
O1 = Oral d'une durée de 10min
O2 = Oral d'une durée de 10min
L'examen existe uniquement en anglais 
Calendrier
Le cours est programmé dans ces filières :
- Cursus ingénieur - Filière EIS - Semestre 9 (ce cours est donné uniquement en anglais
) - Cursus ingénieur - Filière EIS (Apprenti) - Semestre 9 (ce cours est donné uniquement en anglais )
- Cursus ingénieur - Master MISTRE - Semestre 9 (ce cours est donné uniquement en anglais )
Informations complémentaires
Code de l'enseignement : 5AMSE517
Langue(s) d'enseignement :
Le cours est rattaché aux structures d'enseignement suivantes :
Vous pouvez retrouver ce cours dans la liste de tous les cours.
Bibliographie
- _« Writing testbenches – Functional verification of HDL models », Kluwer, J. Bergeron_
- -« Comprehensive functional verification », B. Wile, Elsevier, 2005_
- -« A practical introduction to PSL », C. Eisner, Springer, 2006_
- -Swarup Bhunia, Sandip Ray, Susmita Sur-Kolay (eds.)-Fundamentals of IP and SoC Security : Design, Verification, and Debug, Springer, 2017_
